要按時設計一個優化的電源和一個沒有板級 SI/PI 問題的 PCB 設計需要設計工程師、layout 工程師和 PI 工程師透過一個整合設計平台緊密合作。
針對團隊的設計流程允許設計和 layout 工程師在設計週期早期執行基本的電源完整性 (PI) 分析，同時不會給 PI 工程師帶來過多的負擔，從而加快上市時間並優化最終的設計成本。
PCB 設計流程中的傳統角色
通常，PCB 設計流程中的三個主要角色都負責確保 PCB 的電源完整性：
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設計工程師負責生成物料清單 (BOM) 和電路線路圖來啟動流程，並對 PCB 設計進行成本可行性分析。交流電源輸送和雜訊容限的問題也屬於設計工程師的職責範圍。 |
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layout 工程師通常負責控制電路板 shape、過孔、元件 / 走線佈局和間距；他們還處理直流電源輸送和電流密度約束。 |
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在整個設計過程中，PI 工程師的職責十分複雜，被依賴於執行詳細且全面的頻域分析，以消除複雜的 PI 問題，同時優化成本與性能。 |
在設計早期，設計工程師可能會在最初選擇去耦電容 (decap) 時遇到障礙。許多系統供應商並沒有在技術手冊中指定去耦電容選擇，這就給設計工程師留下了一項複雜的任務：解釋規格，為所有獨特的部件分配去耦電容。
在 layout 階段，PDN 中平面和走線的數量之多，會使經驗不足的 layout 工程師不知所措；問題可能會在簽發 (signoff) 之前暴露出來，從而延長了設計週期。
通常，在整個設計週期中，需要不斷借助 PI 專家進行基礎 PI 分析，例如 DC 壓降和去耦電容佈局。這經常導致在團隊成員之間的來回往復，即使是簡單的任務也是如此，從而使得團隊相當脫節，PI 專家的時間利用率很低。這種不斷重複的方法既耗時又麻煩。
那麼怎樣做才能解決當代的 PI 設計問題呢？
一個滿足 PI 設計團隊每個成員需求的設計平台可以解決目前在 PI 設計週期中發現的諸多問題。設計工程師可以透過前期分析來確定理想的去耦電容選擇，從而簡化預佈局階段。此外，設計工程師可以透過為設計同步分析準備設計，更好地為設計週期後期的layout 和 PI 工程師建立基礎。例如，可以為後續流程中的 layout 工程師提供去耦電容佈局指導，透過將數千個去耦電容分配到一個網路中而極大地簡化 layout 過程。
在layout 階段，PCB 設計師可以進行設計同步 DC 分析，如壓降分析；這樣，既可以減輕 layout 工程師和 PI 專家的負擔，又可以避免繁瑣且容易出錯的任務。PI 專家還可以借助設計工程師啟動的準備工作來快速切換到設計分析階段，而不用花時間做準備工作。
設計週期利用反覆運算方法來生成可靠的 PCB 設計。PI 工程師所做的任何更改都可以輕鬆地在設計平台內回傳，這樣 layout 工程師可以快速定位並驗證所做的更改，從而解決具體的設計問題。在此過程中，設計反覆運算次數得以減少，進度表將更具可預測性，並且初始原型設計可以獲得一次性成功。
Cadence Allegro PCB 設計環境與 Cadence Sigrity 電源完整性工具搭配使用，透過滿足針對團隊的設計流程，實現了更平穩的設計週期。例如， Sigrity™ PowerDC™ 工具以圖形方式顯示從 VRM 到所有積體電路 (IC) 系統 (包括去耦電容) 的連通圖 (圖 1)。透過該工具，硬體工程師和 PCB 設計師可以共用一個通用設置檔，對每個電壓的平面和佈線電源網路進行模擬和 PDN 分析。設計工程師可以僅使用元件資料對 PowerTree 進行模擬，相較于使用傳統的基於 layout 的 PI 分析而言，這可以在後者標記出問題之前，便很好地識別出系統選擇的潛在問題。Layout 工程師也可以使用該工具來指導 PDN 的佈局和佈線。在設計週期的後期，PI 專家可以使用相同的 PowerTree 設置檔來自動執行 PDN 模擬設置，從而節省設計週期中的關鍵時間。
圖 1：PowerTree 以圖形方式顯示 PDN 的源 / 宿定義、分立值、型號名稱、網路名稱、去耦電容值和目標阻抗約束，同時還自動執行簡單分析，供硬體工程師和 layout 工程師在設計週期的後期使用。
視頻解密 如何實現 PCB 設計團隊共同分擔供電網絡設計分析任務
電源完整性約束集 (PI Csets) 透過保存所有元件級 PI 資訊，為設計意圖資訊生成統一的介面。這包括元件名稱、物理佈局指導和每個電源域上每個部件的數量，同時還自動執行元件的產生實體及更新 BOM。該工具的 Power Feasibility Editor (電源可行性編輯器) 使 PI Csets 的創建變得更加輕鬆 ―― 可以在平臺上輸入技術手冊去耦電容選擇和物理佈局指導。該編輯器還可以設置高級規格，以生成目標阻抗曲線，從而簡化去耦電容選擇的早期設計過程，同時為 layout 工程師生成 layout 約束。
Layout 工程師驅動的 DC 分析簡化了 PI 專家的工作
通常情況下，由於其複雜性，需要 PI 專家進行壓降分析――對於產生複雜 shape 的電鍍通孔和過孔，手動計算壓降幾乎是不可能的；此外，DC 壓降是一種依賴於溫度的非線性分析。
Sigrity PowerDC 分析引擎可提供線性電/熱協同模擬，從而成功解決 PCB 上的非線性電熱效應。由於壓降和溫度上升的直接模擬，layout 工程師可以在設計週期的早期執行這種分析，而不必依賴 PI 專家。PCB 設計師也可以在缺乏 PI 專家的指導下，使用自動 IPC 電氣規則創建初始 PDN 約束，從而在設計中建立目標。圖 2 的壓降工作流程展示了 PCB 設計師如何載入 PI 專家提供的 PowerTree，並最終將壓降直接視覺化在 Allegro 視窗中。這樣 layout 團隊能夠快速定位並解決 PI 問題，並減少 PI 專家的負擔。在設計階段的早期，這種類型的動態 DC 分析可最大程度地減少PI 專家提出回饋時不可避免的設計返工。
圖 2：(3a)-壓降工作流程從上傳 PowerTree 開始，根據估計的壓降量對分析信號按照色階顯示。這一切都在 Allegro 視窗中清晰可見。(3b) - 進一步檢查發現，過孔會阻塞從源到宿的電源。(3c) -移除/移動這些過孔後，設計符合要求。
關於去耦電容佈局的設計工程師指導
設計環境中的約束集與 layout 環境的整合產生了去耦電容佈局的視覺化表示――這是 PDN 設計的關鍵方面，而通常在 layout 中十分繁瑣。在 PDN 的初始 layout 階段，圖 3 所示的視覺化指導非常有效，可減少後續流程中耗時的 LVS 錯誤。無需 PI 專家的參與，layout 設計師便可以獨立編輯並進行重新分析。最終，PI 專家可以對 layout 的 PDN 更改進行反向注釋，然後透過電路圖、BOM 和約束集的自動更新將這些更改反饋給設計工程師。軟體中的這種整合極大地簡化了反饋和更新設計更改的過程，同時使設計工程師和 layout 工程師能夠從 PI 專家那裡掌握所述更改的 AC/DC 效應，潛在地加快了團隊獲得 PI 專業知識的過程。
圖 3：基於約束的去耦電容佈局指導，
根據游標相對於電源層和接地層上 shape 的局部可用的位置，動態地出現在 layout 中。
結論
在設計週期內，layout 工程師和 SI/PI 工程師之間需要一個緊密的反饋迴圈來並不斷改進設計。在某些情況下，這要麼導致緊密聯繫的設計團隊出現專業知識重疊 (這種關係需要數年才能形成)，要麼經常導致團隊脫節，layout 工程師可能在沒有設計指導的情況下盲目工作。
要加強 PI 專家和 PCB 設計師之間的合作，設計工具至關重要。Allegro® PCB Editor 和 Sigrity™ Aurora 提供了 AC/DC 分析和 layout 之間的無縫整合平台，PCB 設計團隊可以使用可靠且具有成本效益的產品更快地進行簽發。
想像一下公司裡有兩個不同的設計團隊：一個團隊在不同工具之間來回轉換，另一個團隊使用完全集成的 流暢的解決方案。如果您是設計工程師、PCB 工程師、電源完整性工程師或設計團隊經理，我們認為您可能會遇到與下方視頻中類似的設計挑戰。更重要的是，利用 Cadence 現有的基於團隊的 PI 解決方案，您將在該視頻中找到應對這些挑戰的方法。
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